TA的每日心情 | 擦汗 2019-6-16 23:34 |
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本帖最后由 冰蚁 于 2017-8-27 18:04 编辑
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你这个完全是满拧了。半导体生产制造是靠科学原理,技术进步,不是靠主观臆测的逻辑。要说逻辑,也是符合科学技术需要的逻辑。8 Y$ G! w4 _- Q- }
9 v5 l+ c: z, M4 m" N- [: d半导体的生产一直是追求低成本高性能的。晶圆的尺寸变化,193nm光刻在先进节点上的延伸,晶体管结构的变化,节点的持续缩小等等等无一不反应这种追求。+ r$ B- V( K; n( D4 i! {0 S! d
! y3 i" B+ U* v0 r首先你要明白为什么我们要持续缩小晶体管尺寸?简而言之,因为这种尺寸上的缩小直接能带来电性能上的提升,而又不用去费力寻找新材料,新结构。尺寸直接缩小的生产成本最低,同时也保证了晶体管能够达到电路需要的性能指标。这其实就是一种暴力破解问题的方法。但是当尺寸越来越小的时候,生产的工艺也越来越复杂,成本也越来越高。当这种成本高到可比新材料新结构的器件,人们也就没有动力继续缩小晶体管的尺寸了。
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再说晶圆尺寸。之所以在90纳米引入300mm,是因为300mm技术在那时候相对成熟了(不光是晶圆生产,还有生产线上配套设备的改造,新的设备引入),并且是能够有效降低生产成本的技术。300mm一直是业界所追求的。300mm 和节点无关。intel 为了分担在90nm第一次引入300mm的成本,intel 后来还把300mm 引入到上一代节点的制造里去。所以intel 上一代节点的CPU是有两个版本的。半导体界曾经还讨论过450mm的晶圆。但整体改造成本过高,生产上无法盈利,现在已经不了了之。 k! k7 g+ ^' _1 G
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和90nm节点有关的是光刻工艺。90nm需要新的光刻工艺。进入了这个尺寸,就需要这样的工艺,物理决定的。而新的光刻工艺技术又已经基本成熟了。为什么不用呢?新的光刻工艺,新的晶圆尺寸,这些都会导致良率的不稳定。这方面要交学费。所以研发时间自然会长一点。到了14nm,我们其实也需要新的光刻工艺,EUV。可惜EUV的研发一直跳票。直到现在的7nm,终于算赶上,但依旧问题多多。而从14到7,不得已,我们只有用其它方法来延伸193nm光刻技术。
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" q* z! s2 a" f5 O2 w到了14nm,技术路线是出现分岔的。一种是继续以前的平面结构,一种是走鳍式结构的路子。鳍式结构是三维结构,是创新,会导致很多生产制造上的问题。人们倾向于继续用平面结构。但是具体分析工艺复杂程度和电性能后,发现平面结构并不能很有效的减少成本。并且考虑到后续节点的研发(平面结构到10nm 非常困难,更不用说7nm,5nm,所以其实还是成本问题),主流选择了走鳍式路线。14nm作为代工厂第一代三维结构晶体管,业界一样需要花费多一点时间去学习,去交学费。另外,为什么14nm之前的节点不使用鳍式结构?intel的22nm其实已经使用,但业界主流设计没有使用。再往前就不会使用鳍式结构。这是物理原因决定的。更宽的鳍体现不出电性能提升上的优势,反而增加了生产成本。intel 之所以在22nm使用鳍式结构是希望器件能够有更高的电性能,对外宣传好听,同时也减轻其电路设计的成本。综合成本就不会高上去。而代工厂则不会做这个选择,因为代工厂只负责生产,不负责电路设计,成本无处可摊。另外,代工厂大量代工mobile芯片业务。不需要非常高的性能,而是追求低功耗和低成本,所以代工厂要推到14nm才开始做鳍式结构。! K) a3 @# p* n9 E% k z T
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soi 和 bulk 的路线选择上也是成本决定。主流之所以用 bulk,而不是soi,是因为一,soi 的晶圆太贵。二, soi 技术本身就一些固有的物理问题,设计电路的时候需要额外的步骤去解决,也就等效于增加成本。所以soi长期使用于一些特定的应用里,比如RF芯片(你提到的手机芯片),抗辐射芯片。近些年随着mobile市场的巨大发展,RF芯片需求量大增,可以说挽救了soi技术。目前有人考虑把数字和RF都放到一块芯片上,做SOC。但soi的成本依旧是个大问题。数字电路芯片基本还是bulk技术为主的。如AMD者都已经放弃了soi技术。目前在14nm,硕果仅存的soi 数字芯片大概只有IBM了。不过那个芯片数量真正可以忽略不计,只是给IBM那点服务器用的。国内一定要做出28nm是因为28nm 用到了high k metal gate 技术,gate last 技术等,这个是进入14nm,7nm,5nm的基石。二是目前芯片市场对28nm芯片需求很大。钱砸进去能看到收益。again,和是否抗辐射无关。既然要突破28nm技术,光刻机能做到自主化那就再好不过了。所以国内一直研发193nm光刻机。目前看有意用于28nm上。所以28nm光刻机的说法本身是很滑稽的,讲清193nm光刻的概念也不难。193nm光刻机做出来,新老节点都受益。当然对老一代节点是否需要更换成国产光刻机,最后也是成本考量。毕竟老节点的产品盈利已经下降。如果盈利不足以支持设备更换,那也是在情理之中的事情。
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至于那个二氧化硅1nm的问题,只考虑尺度是不对的。打个不太恰当的比方,你往水下潜100米,和你在水面平移100米,能是一回事吗?虽然我们在90nm的时候栅极绝缘层就做到接近1nm了,不代表我们在栅极pitch 是1nm的时候就能控制沟道的量子效应。完全不是一个概念。别说1纳米,就是现在的鳍式场效应管,鳍宽太小的时候,threshold voltage就控制不好,直接影响良率。量子效应是其中一个重要因素。半导体生产时刻得把良率放在心上。你的想法更象是实验室做法,偶尔做出一个晶体管,但对半导体工业无意义。 w. }- `- ]# y. G7 [$ V
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至于摩尔定律的图,这满大街都是啊。你随手一搜就知道常见的纵坐标是什么了。和“民科”有啥关系。就以intel 为例吧。! H+ E% Y4 g3 P" @5 }9 H
从32到22,intel 用了2年时间,晶体管数目翻了一倍。22到14,2.5年,2.6x(折算依旧是2年一倍)。14到10,3.5年,2.5x(折算3年一倍)。更不要说图里那个“others”了。
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; P1 q1 m; U% o" }28 到14是两代。但是做数字逻辑芯片不是每个节点都必须走一遍的。samsung 直接跳了20。中芯国际也是如此。14的研发已经有两年了。这就是我前面说的大公司里同时会有两三个组同时在做研发。中芯国际再过三年左右做出14nm并进入量产是基本可以实现的。中芯国际的28,你也不能说没做出来,已经可以量产,据说目前是还有一点良率的问题困扰。良率稍低一点没有问题。存储方面的芯片倒是可能不会跳过22nm。存储芯片和逻辑芯片虽然同属于半导体工业,但是工艺迥异,发展路线也很不相同。 |
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